三维微电子学综述

　　三维微电子学基于三维硅工艺，研究传统二维微电子学的平面硅工艺在第三维z轴的拓展，解决平面硅工艺持续发展所带来的金属互连线延迟増加和单位器件尺寸趋于物理极限等瓶颈问题三维微电子学的核心是三维集成电路(3-DIC)3~D1C基于各种元器件二维层的有效堆叠，是多层立体化的三维结构电路，一般可分为:多层高密度集成电路和多层多功能集成电路。3~DIC主要是CMOS管的三维配置，它是SIP级或SOC级的硅CMOS管的基石。三维集成电路可提升芯片密度、性能和功能，并降低芯片功耗但三维IC至今尚未成为主流技术[1-3]，其原因主要是来自制造工艺的挑战实现元器件层的三维堆叠工艺是深亚微米S0C的无缝隙集成技术，包括三维封装和三维集成三维微电子学的研究内容是三维IC的三维工艺和三维设计。

　　发明三维集成电路的最初创意，首先来自英国雷达专家达默，他于1952年提出了电子设备固体块的分层实现设想;其次来自美国物理学家费曼，他于1959年阐明了利用堆叠工艺实现三维固体块电子设备的思想:倡导节约芯片的平面面积，转而向Z轴发展，以此设计三维电子百科全书、微型计算机和微型电动机。1960年代末，IBM和Motorola公司应用三维封装拉开了简单立体IC的序幕，1979年发明了三维CMOS器件。从1968年进入“硅器时代”之后，三维(立体)微电子学己经初创。在21世纪，三维微电子学必将发展成为迎接深亚微米S0C技术挑战和支撑摩尔定律持续有效的主流技术据预测，三维集成电路支配市场的时间将在2015年。

　　2三维1C

　　基于平面工艺的技术惯性，追求IC制造的单位芯片面积低成本，使得绝大多数实用硅集成电路采用二维平面结构，主要实现了包括一个器件薄层和多个互连薄层的电子器件集成块(二维IC)而真正实现达默设想的电子设备固体块，是具有多器件层结构的三维立体ic，因为它面向第三维，促进了异质材料、器件和信号通道的集成，缩短了金属互连延迟，使三维IC(相对于二维IC)可实现更高的频率、性能、密度和可靠性21互连延迟

　　从I960年至今，主要基于光刻机的进步和MOS管等比例缩小原理(1974年，IBM公司)，二维IC在平面硅中追求高性价比的发展中一直与摩尔定律(1965年提出)符合得很好。可是，预测未来，局限在硅平面上利用更短波长光刻机进一步提高IC集成度的发展速度可能趋缓。

　　姑且不论深亚微米技术所面临的超微器件负面特性的诸多挑战，仅就最易理解的金属互连线延迟指标(正比于互连线长度)展开讨论随着特征尺寸的缩小和芯片面积的増加，二维IC器件延迟不断缩小，金属互连延迟却不断増加在深亚微米工艺下，互连延迟大大高于门延迟，成为系统延迟的主要因子，极大地限制了二维IC的工作频率。

　　20世纪90年代，继续在平面内跑互连线己经占用了一半的芯片面积;2001年，芯片内的互连线总长度达21km，时钟信号线的典型长度为3-20mm，连线延迟为0.61ns/mm在0.35Mm工艺条件下，互连延迟己达门延迟的50%;在0.25^m工艺条件下，互连延迟己超过器件的门延迟0.1^mCMOS电路的典型门延迟为4ps;而电子的弹道飞行时间常数是Q33ps，因此，限定了基于电子运动规律的1C的极限频率为500GHz^2-17。

　　三维IC在两个不同有源层之间的垂直互连线长度的典型值是微米量级，而二维IC在不同逻辑单元之间的互连线长度是数百微米量级。由于缩短了互连长度，互连伴随的寄生性降低了，这就使三维1C提高了工作频率图1模拟出0.25Mm~50nm特征尺寸下三维集成较二维集成在互连延迟指标上的优化2001年，Intel公司资助普渡大学计算分析1层(2D)和2~16层(3D)双栅SOIIC的性能，结果表明，三维IC较二维IC具有领先2~3个特征尺寸技术代的优点[15]1998年，德国斯图加特微电子研究所实验表明，比较由两层堆叠或单层CMOS管制造的16<16位乘法器，可获得的指标缩小率分别是：时延21.9%，芯片面积128%，总电容28.物，动态能耗30.牴，能耗延迟积45.6%[14]又如，采用三维MCM封装技术的Aladdin并行处理器比CrayX-MP处理器每单位体积可获得的速度改善为35000MIPS和10800FLOPS2.2结构特点

　　三维IC拥有多层堆叠紧密的二维有源硅层，每个硅层又有多层二维互连线薄层，众多的垂直互连线则作为Z轴，电连接二维互连线或有源硅层由于解放了Z轴，为电路系统的设计、布局和布线提供了更高的优化自由度从数据流的角度分析。首先，三维IC可被视为二维数据处理平面的三维(垂直)结合，三维芯片封装属此类;其次，三维IC可被视为垂直数据流通道的二维结合，三维集成图像处理IC属于此类;未来，三维IC将是没有优先数据传输方向的类似人脑的神经网络，其结构可能是蜂窝状的多维硅器

　　具有合理分层结构的三维IC，能使传感与执行、数字与模拟、高压与低压、高能耗与低能耗的电路子块，和平共处于CMOS硅高楼之城作为三维硅城内的防范子块，为防备局部子电路报废而影响整体，将预先制作冗余的备用电路。

　　2.3系统规模

　　20世纪末，先进的三维封装技术已经能够与包括光微电机械•电子或光电的任何一种元器件兼容，堆叠层数高达48(Irvine传感器公司);基于三维封装的世界上最小助听器模块(4.5mm<4.0mmX3.0mm)，结合了CPUDSPEEPROM和18个无源元件瑞士Valtionic公司)20世纪90年代，日本己经研制出5层三维集成IC;IBM公司己经研制出10层三维集成IC

　　3三维工艺

　　尽管SIP级或SOC级的三维IC有非常吸引人的优点，但至今尚未成为主流技术，原因在于制造工艺的挑战。三维工艺包括三维封装和三维集成，前者是后者的基5础三维IC制造技术的最大特点在于其高度整合性

　　3.1三维封装

　　三维封装是在垂直于芯片表面方向上堆叠、互连两片以上(中测)裸片的高级SIP封装技术三维封装主要包括叠层、埋置(1980年代)和有源基板三种类型，尤以减薄裸片叠层工艺最为流行采用混合互连技术，以适应不同叠层芯片的外围及区域互连，发展出多种多样的垂直互连技术

　　例如，2000年，美国开发出基于晶圆片的通硅触点和传统倒装焊的一种垂直互连技术:预先在晶圆正面内埋金属接触点，待器件加工完，从圆片背面减薄，露出通硅触点，以便实现圆片倒装焊;反复减薄和键合，即可堆叠出SIP级的三维IC预计今后20年内，叠层芯片层间连接点的密度将是每平方厘米1000万个。SIP级的三维1C可视为SOC级三维IC的过渡性产物，因为三维封装是三维集成的技术基础图2示出从芯片叠层组到硅高楼的三维集成的典型结构发展趋势其中，晶体管平面层1和2以及3和4,都是由3D集成技术得到的2三维集成三维集成主要使用SOI技术逐层做出元件、器件和MEMS,以此更直接地发明SOC级的三维IC,其中，晶圆倒装焊接或粘接有助于长出8层有源硅高楼1970年代，日本先锋半导体研究所的前田和夫提出：把MOS型RAM做成双层结构，可以减少芯片面积，但要増加掩模数量

　　SOI技术包括激光和电子束再结晶、横向固相外延生长、横向外延过生长、金属诱导横向结晶和晶圆片粘合等1980年代初，国外应用激光再结晶多晶硅SOI技术，己在2个硅平面层中实现了三维共栅CMOS反相器，并且利用其实现了高密度的三维集成SRAM1985年，清华大学应用激光再结晶SOI层，在国内率先研制出简单三维器件。

　　1990年，日本三菱电气公司应用激光再结晶技术，制造出4层三维测距电路:最上层是64<64光敏传感器阵列，向下各层依次是图像存储器1和2,以及减法逻辑处理和层间信号并行传输电路1991年，日本三洋电机公司超大规模集成电路研究所己制成五层构造的三维集成电路，在575~600°C下，使用单晶种晶在绝缘膜上以横向外延生长SOI层，同样的工序重复5次，器件就做在每个SOI层里

　　2001年，应用晶圆片粘合SOI技术，实现了低功耗宽带的三维SOC，内含图像传感器和DSP2002年，IBM公司开发的三维集成IC工艺是晶圆级键合:利用低温玻璃处理(Glass-Handle)构建“转移层”，实现晶圆器件层间的电路互连该工艺适合嵌入IBM的0.13,umSOICMOS工艺流程，而且不会对电路的电气性能造成任何影响。

　　传统的三维IC集成工艺是自下而上顺序做出各器件层。可是，新生长或淀积的器件层质量较最底层要差，且做新层时将使下层性能变差，因此，自下而上逐层做器件，并不适合高档IC的多层三维堆叠未来，晶圆级键合或粘合方法有望成为高速芯片的重要三维集成工艺。

　　三维集成的发展趋向可能是多维集成，主要将神经网络算法完全固化到SOC块中，体现对生物神经系统的硅直接模拟，具有发散并行的计算特点

　　目前，应用三维工艺只完成了少量复杂器件和系统，来自技术和成本等环节的挑战很多散热是三维ic必须面对的问题，因为集成度提高伴随着功率密度的増长系统级的散热方法，是将热能均匀地分布在三维ic表面:将高能耗裸芯或有源层放置在堆叠底层，85%~90%的散热通过电路板进行。封装级的散热方法有，采用高导热封装材料;采用一种导热胶，并在叠层器件间形成热通孔，将叠层内的热量排到其表面;采用低热阻基板;合理设置散热片;强制风冷和冷却液降温制造和设计3D4C的技术挑战还包括:垂直互连的最优化，低电阻率抗高温的内部互连系统的发展;适宜制作器件的高质量堆叠硅层的制备，有源层之间绝缘介质层的平坦化，针对互连的三维SOC设计方法学和EDA工具的开创等

　　技术先进国家的航空和军事应甩医疗电子及微型计算机产业的方展，都是三维IC的驱动力回顾CPU的最初发明和应用时代，诺依斯也承认:“以门锁装置为例，今天已有许多种微机控制的门锁，可是在当时看来，要把这些复杂电子器件的价格降低到可与简单的机械门锁相比，的确不大可能[11]”到2030年，CPU的全球市场份额将是6千亿美元，仅位居个人数字助理•PC机和手机之后到那时，基于三维CPU的指纹挂锁和迷你测谎器早己实用化了;若缺少包含有CPUDSP和MEMS等的三维SOC，则麻雀卫星(1995年由美国提出)蚊子导弹蚂蚁士兵和药丸机器人(1950年代由海伯斯提出)的创新发展与实用化，就无从谈起[1M1]

　　三维立体IC不仅可以缩短金属长线互连延迟，而且立体集成才是IC概念提出者的本意。因此，为继续满足市场对微型化系统IC的高集成度需求，让拥挤的二维平面芯片在第三维Z轴得到解放，实现并行的•智能的或神经网络的三维立体IC，是深亚米硅器时代发展的优选方向之一。

　　三维微电子学的创立和发展以三维封装(实现SIP)为起点和基础，以三维集成(实现SOC)为方向和目标，可能以多维集成(实现立体神经网络)为极点和新起点。三维IC的发展将遵循摩尔定律的三维描述：IC的立体集成度每1.5年至少翻一番。

　　近期和远期的需求是发明之母进入新世纪，3D封装IC的増长率是20%~30%，3D集成IC会进入市场可制造30nm栅长器件的13nm波长EUV光刻技术将于2010~2015年投入批量生产，芯片垂直互连和SOI技术不断进步，面向第三维发展纳米微电子学，不乏实践，既有挑战，更有意义:追求更高的立体集成度、工作频率和高智能低功耗的系统功能。