基于单片机的频率计毕业论文

毕业论文题目的选定不是一下子就能够确定的，那通信类的毕业论文的题目要怎么选择呢?下文是我为大家整理的关于通信工程毕业论文选题的内容，欢迎大家阅读参考!

通信工程毕业论文选题

1. 智能压力传感器系统设计

2. 智能定时器

3. 液位控制系统设计

4. 液晶控制模块的制作

5. 嵌入式激光打标机运动控制卡软件系统设计

6. 嵌入式激光打标机运动控制卡硬件系统设计

7. 基于单片机控制的数字气压计的设计与实现

8. 基于MSC1211的温度智能温度传感器

9. 机器视觉系统

10. 防盗与恒温系统的设计与制作

12. AT89S52单片机实验系统的开发与应用

13. 在单片机系统中实现SCR(可控硅)过零控制

14. 微电阻测量系统

15. 基于单片机的电子式转速里程表的设计

16. 基于GSM短信模块的家庭防盗报警系统

17. 公交车汉字显示系统

18. 基于单片机的智能火灾报警系统

19. WIN32环境下对PC机通用串行口通信的研究及实现

20. FIR数字滤波器的MATLAB设计与实现方法研究

21. 无刷直流电机数字控制系统的研究与设计

22. 直线电机方式的地铁模拟地铁系统制作

23. 稳压电源的设计与制作

24. 线性直流稳压电源的设计

25. 基于CPLD的步进电机控制器

26. 全自动汽车模型的设计制作

27. 单片机数字电压表的设计

28. 数字电压表的设计

29. 计算机比值控制系统研究与设计

30. 模拟量转换成为数字量的红外传输系统

31. 液位控制系统研究与设计

32. 基于89C2051 IC卡读/写器的设计

33. 基于单片机的居室安全报警系统设计

34. 模拟量转换成为数字量红外数据发射与接收系统

35. 有源功率因数校正及有源滤波技术的研究

36. 全自动立体停车场模拟系统的制作

37. 基于I2C总线气体检测系统的设计

38. 模拟量处理为数字量红外语音传输接收系统的设计

39. 精密VF转换器与MCS-51单片机的接口技术

40. 电话远程监控系统的研究与制作

41. 基于UCC3802的开关电源设计

42. 串级控制系统设计

43. 分立式生活环境表的研究与制作(多功能电子万年历)

44. 高效智能汽车调节器

45. 变速恒频风力发电控制系统的设计

46. 全自动汽车模型的制作

47. 信号源的设计与制作

48. 智能红外遥控暖风机设计

49. 基于单片控制的交流调速设计

50. 基于单片机的多点无线温度监控系统

51. 蔬菜公司恒温库微机监控系统

52. 数字触发提升机控制系统

53. 农业大棚温湿度自动检测

54. 无人监守点滴自动监控系统的设计

55. 积分式数字电压表设计

56. 智能豆浆机的设计

57. 采用单片机技术的脉冲频率测量设计

58. 基于DSP的FIR滤波器设计

59. 基于单片机实现汽车报警电路的设计

60. 多功能数字钟设计与制作

61. 超声波倒车雷达系统硬件设计

62. 基于AT89C51单片机的步进电机控制系统

63. 模拟电梯的制作

64. 基于单片机程控精密直流稳压电源的设计

65. 转速、电流双闭环直流调速系统设计

66. 噪音检测报警系统的设计与研究

67. 转速闭环(V-M)直流调速系统设计

68. 基于单片机的多功能函数信号发生器设计

69. 基于单片机的超声波液位测量系统的设计

70. 仓储用多点温湿度测量系统

71. 基于单片机的频率计设计

72. 基于DIMM嵌入式模块在智能设备开发中的应用

73. 基于DS18B20的多点温度巡回检测系统的设计

74. 计数及数码显示电路的设计制作

75. 矿井提升机装置的设计

76. 中频电源的设计

77. 数字PWM直流调速系统的设计

78. 开关电源的设计

79. 基于ARM的嵌入式温度控制系统的设计

80. 锅炉控制系统的研究与设计

81. 智能机器人的研究与设计 --\u001F自动循轨和语音控制的实现

82. 基于CPLD的出租车计价器设计--软件设计

83. 声纳式高度计系统设计和研究

84. 集约型无绳多元心脉传感器研究与设计

85. CJ20-63交流接触器的工艺与工装

86. 六路抢答器设计

87. V-M双闭环不可逆直流调速系统设计

88. 机床润滑系统的设计

89. 塑壳式低压断路器设计

90. 直流接触器设计

91. SMT工艺流程及各流程分析介绍

92. 大棚温湿度自动控制系统

93. 基于单片机的短信收发系统设计 ――硬件设计

94. 三层电梯的单片机控制电路

95. 交通灯89C51控制电路设计

96. 基于D类放大器的可调开关电源的设计

97. 直流电动机的脉冲调速

98. 红外快速检测人体温度装置的设计与研制

99. 基于8051单片机的数字钟

100. 48V25A直流高频开关电源设计

基于视频的人流量监测系统设计与实现 图像水印识别微信小程序设计与实现 基于重力传感器的飞机大战游戏开发 手机平台加减乘除口算训练游戏开发 基于Android平台的个人移动地图软件开发 面向多种数据源的爬虫系统的设计与实现 基于Zabbix的服务器监控系统的设计与实现 基于新浪微博的分布式爬虫以及对数据的可视化处理 基于分布式的新闻热点网络爬虫系统与设计 舆情分析可视化系统的设计与实现 基于大数据的用户画像的新闻APP设计 基于Android平台的语言翻译程序设计与实现 基于SSH的水电信息管理系统的设计与实现 基于SSM的学科竞赛管理系统

1、 用FPGA实现控制基于I2C总线的EEPROM 2、 基于FPGA的简单OEM板GPS接收机设计 3、 基于FPGAD的数字频率计设计 4、 [电气工程]基于FPGA的电网基本电量数字测量系统的设计 5、 [电子信息工程]基于单片机和FPGA的位同步信号提取 6、 基于FPGA的数字通信系统 7、 基于FPGA和锁相环4046实现波形发生器 8、 UC/OSII在FPGA上的移植 9、 基于FPGA的IIR滤波器设计 10、 基于FPGA的TD-SCDMA信道编解码技术研究与实现(硕士) 11、 基于ARM和FPGA的数控系统的硬件设计(硕士) 12、 基于FPGA的JPEG压缩编码的研究与实现(硕士) 13、 OFDM通信系统基带数据处理部分的FPGA实现 14、 FPGA应用实验板设计 15、 UWB-OFDM解调器的仿真及FPGA在线仿真实现 16、 高速VITERBI译码器在ALTERA FPGA中的设计与实现 17、 基于FPGA温、湿度传感器系统设计 18、 基于FPGA的嵌入式系统开发板 19、 卫星信道延时模拟器的FPGA实现 20、 基于Altera FPGA的发动机ECU原型设计 21、 基于FPGA设计电梯控制系统 22、 FPGA在机卡分离式高清数字一体电视机里的应用 23、 PSK调制算法仿真与FPGA实现 24、 基于FPGA的数字复接系统帧同步器的设计

你问的也太多了吧。真是舍得用百度啊。1.频率计应该是能对输出的信号的频率进行调整。比如要求输出10kHZ的某种波。指标：频率，波形，占空比，最高电压，最低电压，振幅等。2.可以模块化，你自己参考资料去实现吧。3.依旧百度，百科里有。4.FPGA是基于硬件的编程，相对ASIC很灵活，能调整来实现你的功能。在视频处理，工业控制，DSP上都有很大的使用。他也作为ASIC的模型。

第1节 引言 21.1 数字频率计概述21.2 频率测量仪的设计思路与频率的计算21.3 基本设计原理3第2节 数字频率计（低频）的硬件结构设计4 2.1系统硬件的构成42.2系统工作原理图42.3AT89C51单片机及其引脚说明 52.4信号调理及放大整形模块72.5时基信号产生电路72.6显示模块8第3节 软件设计123.1 定时计数 123.2 量程转换 123.3 BCD转换123.4 LCD显示15第4节 结束语 16参考文献 20附录 汇编源程序代码28

这是大规模数字集成电路在系统可编程领域的经典课程设计。数字频率计是近代电子技术领域的重要测量工具之一，同时也是其他许多领域广泛应用的测量仪器。数字频率计是在规定的基准时间内把测量的脉冲数记录下来，换算成频率并以数字形式显示出来。数字频率计用于测量信号（方波，正弦波或其他周期信号）的频率，并用十进制数字显示，它具有精度高，测量速度快，读数直观，使用方便等优点。一个用VHDL语言实现的实例如下：-- Project Name: 恒精度频率计-- Target Devices: FPGA or CPLD-- Revision 0.01 - File Created-- Comments: clk--系统工作时钟，2MHz-------------reset--系统复位信号，高电平有效-------------Fx--为待测信号-------------FreqNx--为待测信号的计数值-------------FreqNs--为标准信号的计数值-------------Freq--为待测信号的频率------------------------------------------------------------------------------------library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;----------------------------------------------------------entity Cymometer is generic(clk_freq : integer := 2000000);--系统工作时钟频率 Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; Fx : in STD_LOGIC; ----待测信号 FreqNs : out natural; FreqNx : out natural); --Freq : out natural);end Cymometer;----------------------------------------------------------architecture Behavioral of Cymometer is---------------------------------------- signal start : STD_LOGIC;--此信号为高电平时计数器开始计数 signal CTRL : STD_LOGIC;--CTRL信号为待测信号和门控信号产生的计数器启动信号 signal CNTx : natural;--待测信号计数器 signal CNTs : natural;--标准信号计数器----------------------------------------begin--***************************************----产生一个门控信号，高电平有效 GateCtrl : process(clk) --------------------------- variable CNT0 : integer range 0 to 2_097_152;--门控信号计数器 --------------------------- begin if rising_edge(clk) then if reset='1' then CNT0 := 0; else CNT0 := CNT0 + 1; end if; --------- if reset='1' then start <= '0'; elsif CNT0 < (clk_freq*3/4) then start <= '1'; else start <= '0'; end if; end if; end process GateCtrl;--***************************************----产生CTRL信号，由待测信号和门控信号产生的计数器启动信号 CtrlGen : process(Fx) begin if rising_edge(Fx) then if reset='1' then CTRL <= '0'; else CTRL <= start; end if; end if; end process CtrlGen;--***************************************----用两个计数器分别对标准信号clk和待测信号signal计数------------------------------------计数标准信号，CTRL高电平期间有效 CountS : process(clk) begin if rising_edge(clk) then if reset='1' then CNTs <= 0; elsif CTRL='1' then CNTs <= CNTs + 1; else CNTs <= 0; end if; end if; end process CountS;------------------------------------计数待测信号，CTRL高电平期间有效 CountX : process(Fx) begin if rising_edge(Fx) then if reset='1' then CNTx <= 0; elsif CTRL='1' then CNTx <= CNTx + 1; else CNTx <= 0; end if; end if; end process CountX;--***************************************----CTRL下降沿将技术结果和测量值输出 CountOut : process(CTRL) begin if falling_edge(CTRL) then if reset='1' then FreqNs <= 0; FreqNx <= 0;-- Freq <= 0; else FreqNs <= CNTs; FreqNx <= CNTx;-- Freq <= (clk_freq / CNTs * CNTx); end if; end if; end process CountOut;end Behavioral;下面是为上面的模块编写的测试平台，在Modelsim下仿真通过，因为数据量较大，建议不要使用Altera及ISE仿真。--------------------------------------------------------------------------------LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL; ENTITY tb ISEND tb; ARCHITECTURE behavior OF tb IS -- Component Declaration for the Unit Under Test (UUT) COMPONENT Cymometer PORT( clk : IN std_logic; reset : IN std_logic; Fx : IN std_logic; FreqNs : OUT natural; FreqNx : OUT natural; Freq : OUT natural ); END COMPONENT;--Inputs signal clk : std_logic := '0'; signal reset : std_logic := '1'; signal Fx : std_logic := '0'; --Outputs signal FreqNs : natural; signal FreqNx : natural;-- signal Freq : natural; -- Clock period definitions constant clk_period : time := 500ns; BEGIN -- Instantiate the Unit Under Test (UUT) uut: Cymometer PORT MAP ( clk => clk, reset => reset, Fx => Fx, FreqNs => FreqNs, FreqNx => FreqNx, -- Freq => Freq ); -- Clock process definitions clk_process :process begin clk <= '0'; wait for clk_period/2; clk <= '1'; wait for clk_period/2; end process; --产生待测信号 Fx_process : process begin Fx <= '0'; wait for 2*clk_period; Fx <= '1'; wait for 2*clk_period; end process; -- Stimulus process stim_proc: process begin -- hold reset state for 100ms. wait for clk_period*10; reset <= '0'; -- insert stimulus here wait; end process;END;参考原理M/T测频法。