负荷频率控制毕业论文

1、 用FPGA实现控制基于I2C总线的EEPROM 2、 基于FPGA的简单OEM板GPS接收机设计 3、 基于FPGAD的数字频率计设计 4、 [电气工程]基于FPGA的电网基本电量数字测量系统的设计 5、 [电子信息工程]基于单片机和FPGA的位同步信号提取 6、 基于FPGA的数字通信系统 7、 基于FPGA和锁相环4046实现波形发生器 8、 UC/OSII在FPGA上的移植 9、 基于FPGA的IIR滤波器设计 10、 基于FPGA的TD-SCDMA信道编解码技术研究与实现(硕士) 11、 基于ARM和FPGA的数控系统的硬件设计(硕士) 12、 基于FPGA的JPEG压缩编码的研究与实现(硕士) 13、 OFDM通信系统基带数据处理部分的FPGA实现 14、 FPGA应用实验板设计 15、 UWB-OFDM解调器的仿真及FPGA在线仿真实现 16、 高速VITERBI译码器在ALTERA FPGA中的设计与实现 17、 基于FPGA温、湿度传感器系统设计 18、 基于FPGA的嵌入式系统开发板 19、 卫星信道延时模拟器的FPGA实现 20、 基于Altera FPGA的发动机ECU原型设计 21、 基于FPGA设计电梯控制系统 22、 FPGA在机卡分离式高清数字一体电视机里的应用 23、 PSK调制算法仿真与FPGA实现 24、 基于FPGA的数字复接系统帧同步器的设计

摘要：电气自动化在水电站中的应用主要体现在水电站的自动化方面，本文在此基础上阐述了水电站自动化的作用和内容，并进一步分析了设备选型及自动化设计。关键词：电气自动化 水电站 应用一、引言随着电力电子技术、微电子技术迅猛发展，电气自动化在水电站中也得到了广泛应用，这又主要体现在水电站的自动化方面。水电站的自动化是实现水轮发电机组自动化的关键部分，是利用计算对整个水电生产过程监控的“耳目”“手脚”，它担负自动监测机组和辅助设备的状态，发出拟定的报警信号、执行自动操作任务。水电站自动化的程度取决于电站的规模，电站的型式及主要机电设备的性能。水电站自动化就是要使水电站生产过程的操作、控制和监视，能够在无人(或少人)直接参与的情况下，按预定的计划或程序自动地进行。水电站自动化程度是水电站现代化水平的重要标志，同时，自动化技术又是水电站安全经济运行必不可少的技术手段。水电站自动化具有提高工作的可靠性、提高运行的经济性、保证电能质量、提高劳动生产率、改善劳动条件等作用。二、水电站自动化的内容水电站自动化的内容，与水电站的规模及其在电力系统中的地位和重要性、水电站的型式和运行方式、电气主接线和主要机电设备的型式和布置方式等有关。总的来说，水电站自动化包括完成对水轮发电机组运行方式的自动控制、完成对水轮发电机组及其辅助设备运行工况的监视、完成对辅助设备的自动控制、完成对主要电气设备的控制、完成对水工建筑物运行工况的控制和监视几个方面。(一)完成对水轮发电机组运行方式的自动控制一方面，实现开停机和并列、发电转调相和调相转发电等的自动化，使得上述各项操作按设定的程序自动完成；另一方面，自动维持水轮发电机组的经济运行，根据系统要求和电站的具体条件自动选择最佳运行机组数，在机组间实现负荷的经济分配，根据系统负荷变化自动调节机组的有功和无功功率等。此外，在工作机组发生事故或电力系统频率降低时，可自动起动并投入备用机组；系统频率过高时，则可自动切除部分机组。(二)完成对水轮发电机组及其辅助设备运行工况的监视如对发电机定子和转子回路各电量的监视，对发动机定子绕组和铁芯以及各部轴承温度的监视，对机组润滑和冷却系统工作的监视，对机组调速系统工作的监视等。出现不正常工作状态或发生事故时。迅速而自动地采取相应的保护措施，如发出信号或紧急停机。(三)完成对辅助设备的自动控制包括对各种油泵、水泵和空压机等的控制，并发生事故时自动地投入备用的辅助设备。(四)完成对主要电气设备(如变压器、母线及输电线路等)的控制、监视和保护。(五)完成对水工建筑物运行工况的控制和监视如闸门工作状态的控制和监视，拦污栅是否堵塞的监视，上下游水位的测量监视，引水压力管的保护(指引水式电站)等。中心

1.频率计是干什么的?问这个问题的应该不是工科生吧！不是工科生做什么频率计啊~~哪凉快待哪去

这是大规模数字集成电路在系统可编程领域的经典课程设计。数字频率计是近代电子技术领域的重要测量工具之一，同时也是其他许多领域广泛应用的测量仪器。数字频率计是在规定的基准时间内把测量的脉冲数记录下来，换算成频率并以数字形式显示出来。数字频率计用于测量信号（方波，正弦波或其他周期信号）的频率，并用十进制数字显示，它具有精度高，测量速度快，读数直观，使用方便等优点。一个用VHDL语言实现的实例如下：-- Project Name: 恒精度频率计-- Target Devices: FPGA or CPLD-- Revision 0.01 - File Created-- Comments: clk--系统工作时钟，2MHz-------------reset--系统复位信号，高电平有效-------------Fx--为待测信号-------------FreqNx--为待测信号的计数值-------------FreqNs--为标准信号的计数值-------------Freq--为待测信号的频率------------------------------------------------------------------------------------library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;----------------------------------------------------------entity Cymometer is generic(clk_freq : integer := 2000000);--系统工作时钟频率 Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; Fx : in STD_LOGIC; ----待测信号 FreqNs : out natural; FreqNx : out natural); --Freq : out natural);end Cymometer;----------------------------------------------------------architecture Behavioral of Cymometer is---------------------------------------- signal start : STD_LOGIC;--此信号为高电平时计数器开始计数 signal CTRL : STD_LOGIC;--CTRL信号为待测信号和门控信号产生的计数器启动信号 signal CNTx : natural;--待测信号计数器 signal CNTs : natural;--标准信号计数器----------------------------------------begin--***************************************----产生一个门控信号，高电平有效 GateCtrl : process(clk) --------------------------- variable CNT0 : integer range 0 to 2_097_152;--门控信号计数器 --------------------------- begin if rising_edge(clk) then if reset='1' then CNT0 := 0; else CNT0 := CNT0 + 1; end if; --------- if reset='1' then start <= '0'; elsif CNT0 < (clk_freq*3/4) then start <= '1'; else start <= '0'; end if; end if; end process GateCtrl;--***************************************----产生CTRL信号，由待测信号和门控信号产生的计数器启动信号 CtrlGen : process(Fx) begin if rising_edge(Fx) then if reset='1' then CTRL <= '0'; else CTRL <= start; end if; end if; end process CtrlGen;--***************************************----用两个计数器分别对标准信号clk和待测信号signal计数------------------------------------计数标准信号，CTRL高电平期间有效 CountS : process(clk) begin if rising_edge(clk) then if reset='1' then CNTs <= 0; elsif CTRL='1' then CNTs <= CNTs + 1; else CNTs <= 0; end if; end if; end process CountS;------------------------------------计数待测信号，CTRL高电平期间有效 CountX : process(Fx) begin if rising_edge(Fx) then if reset='1' then CNTx <= 0; elsif CTRL='1' then CNTx <= CNTx + 1; else CNTx <= 0; end if; end if; end process CountX;--***************************************----CTRL下降沿将技术结果和测量值输出 CountOut : process(CTRL) begin if falling_edge(CTRL) then if reset='1' then FreqNs <= 0; FreqNx <= 0;-- Freq <= 0; else FreqNs <= CNTs; FreqNx <= CNTx;-- Freq <= (clk_freq / CNTs * CNTx); end if; end if; end process CountOut;end Behavioral;下面是为上面的模块编写的测试平台，在Modelsim下仿真通过，因为数据量较大，建议不要使用Altera及ISE仿真。--------------------------------------------------------------------------------LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL; ENTITY tb ISEND tb; ARCHITECTURE behavior OF tb IS -- Component Declaration for the Unit Under Test (UUT) COMPONENT Cymometer PORT( clk : IN std_logic; reset : IN std_logic; Fx : IN std_logic; FreqNs : OUT natural; FreqNx : OUT natural; Freq : OUT natural ); END COMPONENT;--Inputs signal clk : std_logic := '0'; signal reset : std_logic := '1'; signal Fx : std_logic := '0'; --Outputs signal FreqNs : natural; signal FreqNx : natural;-- signal Freq : natural; -- Clock period definitions constant clk_period : time := 500ns; BEGIN -- Instantiate the Unit Under Test (UUT) uut: Cymometer PORT MAP ( clk => clk, reset => reset, Fx => Fx, FreqNs => FreqNs, FreqNx => FreqNx, -- Freq => Freq ); -- Clock process definitions clk_process :process begin clk <= '0'; wait for clk_period/2; clk <= '1'; wait for clk_period/2; end process; --产生待测信号 Fx_process : process begin Fx <= '0'; wait for 2*clk_period; Fx <= '1'; wait for 2*clk_period; end process; -- Stimulus process stim_proc: process begin -- hold reset state for 100ms. wait for clk_period*10; reset <= '0'; -- insert stimulus here wait; end process;END;参考原理M/T测频法。