序列信号检测器论文下载

library ieee;use ;entity detector isport(clk,reset:in std_logic; state_inputs: std_logic; q:out std_logic);end detector;architecture behav of detector is type fsm_st is(st0,st1,st2,st3); signal current_state,next_state:fsm_st;begin reg:process(clk,reset)begin if reset='1'then current_state<=st0; elsif clk'event and clk='1' then current_state<=next_state; end if;end process;com:process(current_state,state_inputs)begin case current_state is when st0=>q<='0'; if state_inputs='0'then next_state<=st0; elsif state_inputs='1'then next_state<=st1; end if; when st1=>q<='0'; if state_inputs='0'then next_state<=st0; elsif state_inputs='1'then next_state<=st2; end if;when st2=>q<='0'; if state_inputs='0'then next_state<=st0; elsif state_inputs='1'then next_state<=st3; end if;when st3=>q<='1'; if state_inputs='0'then next_state<=st0; elsif state_inputs='1'then next_state<=st3; end if;end case;end process;end behav;

序列检测器：是时序数字电路中非常常见的设计之一。它的主要功能是将一个指定的序列从数字码流中识别出来。接下来就以设计“01101”这个序列的检测器为例，说明Verilog HDL语言的具体应用。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列”，低电平表示“没有发现指定的序列”。

二进制序列信号检测器是一种能够检测输入的一串二进制编码，当该二进制码与事先设定的码一致时，检测电路输出高电平，否则输出低电平。该检测电路可广泛用于日常生产、生活及军事。例如，可以用在密码认证中，当输入密码与事先设定的密码一致时，认证成功。再如在军事领域，比较关心的是敌方通信中某些感兴趣的内容，而通信数据是海量且加密的，没有必要一一破译，只要破译部分关键词后，就可在侦听过程中，只检测这些关键词，一旦侦听到，立即启动记录仪，记录关键词时段的通信内容加以解密

你 所谓的并行，是不是说将一串8位二进制码，如上图中x输入转换为并行然后判断输入x是否等于预置值1010_1101？还是题目中键4、3 并行输入信号•键 1、2 预置数据每次并行检测2位，比如判断x输入两位是否等于10，后两位等于10，再两位等于11，最后两位等于01？如果是这样，可以将x串行输入，进行个串并转换，例如用一个寄存器reg1[1:0]保存其值。always @ (posedge clk or negedge rst) if(!rst) reg1 <= 2'h0; else reg1 <= {x, reg1[1]};然后对比reg1值是否等于预置值。仅供参考，谢谢